La figura, inserita nel Team di PCB Layout nelle aree EWS-Final test, sulla base della piattaforma di testing richiesta dal cliente, si occuperà di:

• progettare il layout di PCB multilayers High density, garantendo testabilità, qualità e producibilità;
• stesura degli schemi elettrici;
• fornire supporto tecnico al fine di soddisfare i requisiti richiesti dal cliente;
• generazione di files gerber, documentazione tecnica e di assemblaggio;
• analisi di fattibilità e pre-layout, double check, implementazione specifiche di lavoro e regole di layout.

Il profilo ideale risponde ai seguenti requisiti:

• laurea triennale in Ingegneria Elettronica o diploma di perito elettronico;
• buona conoscenza della lingua inglese;
• attitudine alla precisione e all’ordine.
• interesse a lavorare per obiettivi ed in team internazionali.

Costituiscono titolo preferenziale:

• conoscenza di piattaforme di testing per semiconduttori;
• conoscenza di PCB Layout, preferibilmente con software Mentor Graphics Expedition Enterprise, Cadence Allegro PCB Design, Cadence Allegro Package Design;
• conoscenza del layout di PCB multilayer High density, incluso Power, RF, Analog and High speed digital circuit;
• conoscenza delle regole di layout (IPC), Footprint e Library Management;
• conoscenza della signal e power integrity.